Ana səhifə

Kierunek/rok/semestr: Informatyka / II / 3


Yüklə 75.7 Kb.
tarix18.07.2016
ölçüsü75.7 Kb.

Mikroelektronika

Ćwiczenie nr 2

Temat zajęć: Układy sekwencyjne - liczniki



Data wykonania: 2004-10-19


Kierunek/rok/semestr: Informatyka / II / 3

Grupa: 5a

Ocena: .................................


1.Filip Śmiechowski 75970

2.Marcin Szymczak






  1. Cel ćwiczenia

Zapoznanie się ze sposobem projektowania układów sekwencyjnych synchronicznych.



Badanie liczników równoległych binarnych.
2.Projektowanie licznika modulo 4
2.1. Projekt licznika modulo 4 z wejsciem CE


Stan Początkowy

Stan Końcowy

Q0

Q1

CE

Q0’

Q1’

0

0

1

1

0

1

0

1

0

1

0

1

1

1

1

1

1

1

0

0

*

*

0

Q0

Q1




dla wejścia D0 [Q0’]

dla wejścia D1[Q1]

Q0 Q1

0

1

0

1

1

1

0

0

D0 =

Q0 Q1

0

1

0

0

1

1

1

0

D1==

3.Licznik rewersyjny modulo 4




Stan Początkowy

Stan Końcowy

Q0

Q1

DIR

Q0’

Q1’

0

0

0

1

0

1

0

0

0

1

0

1

0

1

1

1

1

0

0

0

0

0

1

1

1

1

1

1

0

1

0

1

1

1

0

1

0

1

0

0




dla wejścia D0 [Q0’]

DIR Q0Q1

00

01

11

10

0

1

1

0

0

1

1

1

0

0





dla wejścia D1 [Q1’]

DIR Q0Q1

00

01

11

10

0

0

1

0

1

1

1

0

1

0




- schemat układu

4.Licznik dziesiętny korzystający ze scalonego licznika binarnego 393












CLR

0

0

0

0

0

0

0

0

1

0

0

0

1

0

0

0

0

1

1

0

0

1

0

0

0

0

1

0

1

0

0

1

1

0

0

0

1

1

1

0

1

0

0

0

0

1

0

0

1

0

1

0

1

0

1

1

0

1

1

*

1

1

0

0

*

1

1

0

1

*

1

1

1

0

*

1

1

1

1

*




Na podstawie tej tabeli można napisać tabelę prawdy dla sygnału CLR

QdQc QbQa

00

01

11

10

00

0

0

0

0

01

0

0

0

0

11

*

*

*

*

10

0

0

*

1

CLR =


Verilənlər bazası müəlliflik hüququ ilə müdafiə olunur ©atelim.com 2016
rəhbərliyinə müraciət